静电放电对电子元件的损伤机理

静电放电（ESD）是带电物体之间快速电荷中和的现象。在电子制造、测试、运输和使用过程中，人体、设备、包装材料都可能积累数千伏静电。当带电体接触或靠近电子元件时，会在纳秒至百纳秒内产生数安培至数十安培的瞬态电流。电子元件内部结构微小，PN 结

静电放电（ESD）是带电物体之间快速电荷中和的现象。在电子制造、测试、运输和使用过程中，人体、设备、包装材料都可能积累数千伏静电。当带电体接触或靠近电子元件时，会在纳秒至百纳秒内产生数安培至数十安培的瞬态电流。电子元件内部结构微小，PN 结、栅氧化层、金属互连和键合线承受能力有限，因此 ESD 可造成硬失效、软失效或潜在损伤。其核心损伤机理可归纳为热、电、机械和材料退化四类效应。

静电放电的主要模型与波形

工程中常用以下模型描述 ESD 应力：

  • HBM（人体模型）：模拟人体带电后接触器件。典型等效为 100 pF 电容与 1.5 kΩ 电阻串联，放电上升时间约 10～30 ns，持续时间约 100～200 ns。
  • MM（机器模型）：模拟金属设备带电放电。典型为 200 pF 电容与较小电感，放电更快、峰值电流更高。
  • CDM（带电器件模型）：器件自身带电后引脚接地放电。放电回路极短，上升时间可小于 1 ns，峰值电流可达数安培至数十安培，对栅氧和内部电路威胁很大。
  • IEC 61000-4-2：系统级 ESD 抗扰度测试模型，典型 150 pF 与 330 Ω，接触放电常见 8 kV，空气放电常见 15 kV。

不同模型对应不同损伤路径。HBM 能量较高，易损伤输入保护网络和 PN 结；CDM 电流变化率极高，易造成栅氧击穿和金属熔融。

热击穿与金属熔融

ESD 电流通过局部电阻时产生焦耳热。由于放电时间极短，热量来不及扩散，局部温度可迅速超过硅熔点（约 1414 ℃）、铝熔点（约 660 ℃）或铜熔点（约 1085 ℃）。常见后果包括：

  • PN 结局部烧毁，形成短路或漏电通道；
  • 金属互连熔断，导致开路；
  • 键合线或焊点熔融；
  • 热二次击穿，即电流集中后负温度系数使电阻下降，电流进一步集中，形成热失控。

例如，CMOS 输入保护二极管在承受 HBM 放电时，若版图电阻过大，电流分布不均，局部结区可能先被烧毁。

电介质击穿与栅氧损伤

MOS 器件的栅氧化层极薄，先进工艺中可小于 2 nm。氧化层击穿场强约为 10 MV/cm，对应击穿电压仅数伏。ESD 产生的高压可直接击穿栅氧，形成硬击穿，表现为栅极漏电增大、器件失效。若能量较低，也可能形成软击穿，初始参数尚可，但可靠性下降。

栅氧损伤通常发生在保护电路响应之前，尤其是 CDM 事件。保护二极管或电源钳位若布局不当、引线电感过大，钳位电压会升高，使栅氧承受过压。

电荷注入与潜在损伤

ESD 热载流子可注入氧化层或界面，形成陷阱电荷和界面态。其后果包括：

  • 阈值电压漂移；
  • 跨导下降；
  • 漏电流增加；
  • 噪声增大；
  • 器件寿命缩短。

这类损伤称为潜在损伤。元件在出厂测试中可能完全合格，但在后续使用中提前失效。因此，ESD 防护不仅要避免即时硬失效，还要控制潜在损伤。

闩锁与软失效

CMOS 工艺中存在寄生 PNPN 结构。ESD 电流或电压瞬变可能触发寄生可控硅，形成低阻大电流通路，即闩锁。闩锁可导致电源短路、局部过热，甚至烧毁芯片。软失效则表现为逻辑翻转、复位、数据错误或寄存器状态改变，通常可恢复，但反复发生会降低系统可靠性。

典型元件失效模式

  • MOSFET/CMOS：栅氧击穿、保护二极管烧毁、闩锁、阈值漂移。
  • BJT：发射结退化、电流增益下降、结烧毁。
  • 二极管/LED：PN 结漏电、短路、发光效率下降。
  • 电阻/电容：阻值漂移、介质击穿、电极熔融。
  • 集成电路：金属熔丝、ESD 保护网络失效、内部互连开路。

示例：CMOS 输入级 HBM 放电

设人体带 2 kV，按 HBM 模型 100 pF、1.5 kΩ 放电。峰值电流约为 2000 V / 1500 Ω ≈ 1.33 A，上升时间约 10～30 ns。若输入引脚有到 VDD 和 VSS 的保护二极管，正脉冲时二极管导通，电流经 VDD 网络和电源钳位泄放。若电源钳位响应慢或版图寄生电阻大，VDD 局部过压，输入级栅氧可能击穿。若为负脉冲，VSS 二极管导通，但若电流分布不均，结区仍可能烧毁。CDM 事件中，器件自身带电，引脚接触地时放电更快，保护电路可能来不及开启，栅氧直接受损。

测试标准与工程防护

常用测试标准包括：

  • ANSI/ESDA/JEDEC JS-001：HBM 元件级测试；
  • ANSI/ESDA/JEDEC JS-002：CDM 元件级测试；
  • JESD22-A115：MM 测试；
  • IEC 61000-4-2：系统级 ESD 抗扰度测试。

工程防护应从设计、生产和使用三方面入手：

  • 设计端增加 TVS、ESD 保护二极管、RC 钳位、保护环和衬底接触；
  • I/O 与电源之间设置低阻抗泄放路径，减小引线电感；
  • 栅极串联电阻或增加限流，避免栅氧直接承受高压；
  • 生产端使用防静电腕带、工作台、离子风机和防静电包装；
  • 控制环境湿度，避免绝缘材料过度摩擦起电；
  • 测试端按标准分级验证，并关注潜在损伤与批次一致性。

只有理解 ESD 的热、电和材料损伤机理，才能在元件选型、电路设计、版图布局和生产管理中采取有效防护，提高电子产品的可靠性与电磁兼容性能。